emacs verilog-mode/*AUTOSENSE*/例えば、アドレスを指定してレジスタの値を読み出す回路を設計すると、下の例のようなものになるとします。 まあ、function文で記述するという話は別にして。 always文 の sensitivity list には、選択回路の入力の全てを記載しなければなりません。 間違えると 論理合成のときに Latch が推定されてしまいます。 入力が多くなると大変な作業となります。 面倒ですよね。 
ということで、 sensitivity list を自動で入れて欲しいということになります。 下のように、 
これで、自動コマンドとして、 
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自己紹介 50才になる半導体エンジニアです。大学で電子電気工学を学び、1990年にその分野のまま就職。ASICやマイコンの設計を長く続けてきましたが20年も同じ分野にいると業態も衰退したり変化するもので退職し、今は外資のIT系会社に再就職して設計請負業をやっております。 お問い合わせは nakata.xianzhi@outlook.com 
Linux と 小ネタ デジタル回路設計 海外駐在後記
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